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firelogd-1.3
- Firewall Log Daemon是一个用C编写的程序，它实时监视IP链或IP表日志警告。程序将启动一个小型后台监控进程，通过读取由系统日志写的FIFO来分析和解决防火墙日志。它可以查询一批警告，并将它们用邮件发送给你，或是由一个脚本用来处理现存的日志文件或数据流。它的功能有主机名，端口，协议，和ICMP类型/代码检查，可以由用户定义模板来格式化输出-Firewall Log daemon is a C preparation procedures, which real-time moni
VHDL_Memory_Library_Code
- 通用存储器VHDL代码库,The Free IP Project VHDL Free-FIFO, Quartus standard library. -generic VHDL code for memory, The Free Project VHDL IP Free-FIFO, Quartus standard library.
simple_spi
- 一个简单的ＳＰＩ ＩＰ核，SPI Core Specifications 可以从说明文档中找到！ The simple Serial Peripheral Interface core is an enhanced version of the Serial Peripheral Interface found on Motorola s M68HC11 family of CPUs. The Serial Peripheral Interface is a serial, synchron
sd_audio_aic23
- SD卡和AIC23数字音频输出实验, FreeDev Audio Dsp Board采用了TI公司的TVL320AIC23 1、控制接口使用I2C，Quartus中将CS置低（器件地址0011010）。 2、数字音频接口使用了组件FreeDev_aic23,有三种测试和应用 模式，中断结合DMA方式能在NIOS II中采集和发送数据。中断信号 产生于模块中FIFO缓冲区的半满信号，读取数据端口自动清除中断 请求信号。 3、I2C IP 和FreeDev_aic23 IP分别在Qu
fifowrite
- ASIC 设计中 包存储功能的fifo，TCP/IP，以太网2的应用
uart8.zip
- 使用Libero提供的异步通信IP核实现UART通信，并附带仿真程序。UART设置为1位开始位，8位数据位，1位停止位，无校验。且UART发送自带2级FIFO缓冲，占用FPGA面积很小。,Libero provided the use of asynchronous communication IP core implementation UART communications, and incidental simulation program. UART is set to 1 to sta
364652261
- FIFO一个用IP核调用的控制程序，里面有调用的IP核和FIFO读写控制-FIFO with an IP core call control procedures, which are called IP core and FIFO read and write control
fifoed_avalon_uart9.1_applicaton
- 用于Altera Avalon总线的、具有FIFO缓冲的Uart数据串口IP核以及应用于Nios2的、真正可运行的、容易移植的C代码。-Fifoed avalon uart IP core and C code for the IP core.
IPcore_fifo_testbench
- 我自己写的一个verilog的fifo测试程序，配合xilinx的fifo ip核-I own the fifo write a verilog test procedures, with the fifo ip nuclear xilinx
FIFO
- 采用IP生成的同步FIFO代码资料，希望对大家有帮助！-Synchronous FIFO using IP generated code data, we want to help!
FIFOED_UART
- CAL_UART核verilog源码，带FIFO，FIFO深度可设置。-fifoed uart ip core. cal_uart.
022-FIFO_PRO
- verilog写的控制quartus自带fifo ip核的程序-verilog to write the control quartus own fifo ip nuclear program
FIFO
- 这是一个在xilinx下运行的关于FIFO的IP核设计的程序。-This is a run on the FIFO xilinx IP core design process.
t4_fifo
- FIFO的verilog与VHDL的实现，并与FIFO的IP核做对比，为了方便大家学习，每个文件均附有测试脚本文件，希望对大家有用。-The FIFO verilog and VHDL implementation with FIFO IP core to do comparison, in order to facilitate learning, each file with a test scr ipt file, we want to be useful.
fifo_mem
- 同步FIFO，IP核生成ram，已验证可用。-Synchronous FIFO, IP core generation ram, verified available.
fifo
- 同步fifo，可以进行读写操作，使用rom ip核进行存储数据，可以作为参考。-Synchronous fifo, read and write operations can be performed using the rom ip core for storing data can be used as a reference.
fifo_ip
- 定制fifo IP核，8位宽，256深度，实现数据的写入和读取-Custom fifo IP core, 8-bit wide, 256 deep, realize the writing and reading of data
FIFO
- FIFO读写操作，quartusII VHDL IP FPGA-FIFO VHDL IP FPGA
FIFO_TEST
- XILINX FIFO IP核测试程序，已经通过测试，方便可用-XILINX FIFO IPcore testbench
UART_FIFO
- FPGA，串口调试程序，接收模块，含FIFO IP核-FPGA uFF0C u4E32 u53E3 u8C03 u8BD5 u7A0B u5E8F uFF0C u63A5 u6536 u6A21 u5757 uFF0C u542BFIFO IP u6838